Citation Envoyé par icna99a Voir le message
C'est vrai que les surfaces n'ont pas énormément évoluée mais la comparaison est biaisée par la finalité qui n'est pas la même. j'ai finis de survoler les 94 pages du docs et il parlent quand même de 30 % de réduction de cout par an à technologie équivalente. Après ce sont des électroniciens, leurs but, ils le disent clairement, c'est de doubler les fonctions tous les 1.5 à 2 ans, d'augmenter la densité de transistors...sans égard particulier à la surface d'une puce donnée. Pour un capteur la surface reste constante. Sinon passer d'un wafer de 200mm à 300mm c'est tout de même 50% d'augmentation et même s'ils sont très en retard pour le 450mm ce sera encore 50% de plus...dire que les volumes de production sont équivalent c'est un peu dur.
30% de reduction du cout? tient j'ai rate ce passage (j'ai pas tout lu j'ai surtout cherche l'info pour la taille, ne l'ayant pas trouve sur le site d'Intel)
Pour le volume : je parlais plutot du nombre de wafers utilise par taille pas du volume de puces, forcement un plus grand wafer donne la possibilite de mettre plus de puces et donc de reduire les couts (mais apres amortissement du passage 200mm a 300mm)
Pour le respect de la loi de Moore: en effet c'est notre credo (meme si moi je bosse sur du 0,18 micron). Car ce qui importe le plus c'est d'integrer le maximum de chose en un minimum de place, ce qui permet de reduire les tailles des puces pour faire les meme operation et donc de baisser les couts, ou alors de mettre plus de fonctions pour une meme taille


Citation Envoyé par icna99a Voir le message
Pour un capteur FF il y a toujours moins de capteur sur un wafer mais une densité moindre (pour l'instant) qui fait que les wafers coutent moins chers à fabriquer.
Non c'est faux ca (enfin la fin coute moins cher a fabriquer)
Deja la techno des capteurs est encore assez loin de ce qui est fait par intel en terme de plus petite chose gravable sur le silicium (longueur de grille ou distance minimale entre 2 lignes) : ce qui fait que les reductions d'echelles n'imposent pas de changer de ligne de prod
Ensuite une puce est fabriquee sur le principe des pochoirs ou masques ou le plus gros boulot est de concevoir les masques. Ces masques qui donnent toutes les etapes de fabrication ne sont fait qu'une seule fois. Et apres tous les wafers passent dessous. Ce qui fait que chaque etape est fait en une seule fois independament de la taille de la puce et de la finesse de gravure ncessaire.
Ce qui fait que le temps de fabrication pour une puce de compact ou pour un FF est le meme.
Une chose va changer ca va etre les controles de qualite et planarite des puces.
Ca sera plus fort, draconien sur les extremes a savoir les puces des compact et celle des FF. Les Apsc ca sera moins fort.
Ensuite le prix de la puce a technologie equivalente et sans consideration du volume produit, varie directement de la surface de silicium utilise, et comme le FF est tres grand alors il coute tres cher, et a l'oppose une puce de compact est tres petite donc bcp moins cher a produire.
A ca se rajoute le fait que sur une seule puce tu mets que x puces de FF ou y puces de compacts, avec y tres grand devant x. Tu reduis encore plus le prix de la puce
Si tu veux voir ce que sont des masques (pour du 4 pouces) :
https://www.eos-numerique.com/forums...asques-100296/